Триггер JK является основным строительным блоком в цифровой электронике, широко используемым для хранения данных, счетчиков и проектирования последовательной логики. Он преодолевает ограничения триггера SR, устраняя недопустимые состояния и предоставляя гибкие функции управления, такие как Set, Reset, Hold и Toggle. В этой статье объясняется принцип его работы, внутренняя структура, таблицы истинности, типы, применение и практическое использование.
С1. Обзор JK Flip-Flop
С2. JK Flip-Flop Таблица правды и таблица состояний
С3. Структурная схема JK Flip-Flop
С4. JK Flip-Flop Логические символы и пин-диаграммы
С5. Ведущий–Ведомый Джей Кей Шлепанцы
С6. Методы триггера JK Flip-Flop
С7. Временная диаграмма JK Flip-Flop
С8. JK Flip-Flop с использованием вентилей NAND
С9. Популярные микросхемы JK Flip-Flop
С10. Применение шлепанцев JK
С11. Сравнение шлепанцев JK и шлепанцев SR, D и T
С12. Устранение неполадок и распространенные ошибки при проектировании
С13. Заключение
С14. Часто задаваемые вопросы [FAQ]
Обзор JK Flip-Flop
Триггер JK — это бистабильная последовательная логическая схема, которая хранит один бит данных с использованием двух стабильных состояний. Он имеет два входа (J для Set, K для сброса), два выхода (Q и Q') и вход тактовой частоты (CLK). Дополнительные входы предустановки (PR) и очистки (CLR) обеспечивают асинхронное управление.
Шлепанцы JK поддерживают два режима работы:
• Синхронный режим – выход изменяется только на входе тактовой частоты.
• Асинхронный режим — предустановка и очистка переопределяют тактовую частоту и принудительно изменяют выходной сигнал немедленно.
В отличие от триггера SR, триггер JK позволяет избежать недопустимого состояния. При J = K = 1 он выполняет операцию переключения, выход переключается на каждый тактовый импульс за счет внутренней обратной связи.
Таблица правды JK Flip-Flop и таблица состояний
Таблица истинности (с асинхронными входами)
В этой таблице показано, как выходные данные реагируют на синхронизированные входные данные и асинхронные условия предустановки/очистки.
| PR | КЛР | CLK | Дж | К | В(n+1) | Эксплуатация |
|---|---|---|---|---|---|---|
| 0 | 1 | Х | Х | Х | 1 | Асинхронный набор |
| 1 | 0 | Х | Х | Х | 0 | Асинхронный сброс |
| 1 | 1 | 0 | Х | Х | Qn | Без изменений |
| 1 | 1 | ↑ | 0 | 0 | Qn | Удержание |
| 1 | 1 | ↑ | 1 | 0 | 1 | Набор |
| 1 | 1 | ↑ | 0 | 1 | 0 | Сброс |
| 1 | 1 | ↑ | 1 | 1 | Q̅n | Переключение |
Таблицы состояний (таблицы характеристик и возбуждения)
Таблицу истинности можно упростить до двух важных таблиц состояний, используемых при проектировании и анализе.
Таблица характеристик
Определяет выходные данные следующего состояния на основе входных данных и текущего состояния.
| Дж | К | В(н) | В(n+1) |
|---|---|---|---|
| 0 | 0 | Qn | Qn (Удержание) |
| 1 | 0 | Qn | 1 (Комплект) |
| 0 | 1 | Qn | 0 (Сброс) |
| 1 | 1 | Qn | Q̅n (Переключатель) |
Характеристическое уравнение:
Q(n+1) = J· Q̅n + K̅· Qn
Стол возбуждения
Определяет необходимые входные параметры (J, K) для достижения определенного перехода.
| В(н) | В(n+1) | Дж | К |
|---|---|---|---|
| 0 | 0 | 0 | Х |
| 0 | 1 | 1 | Х |
| 1 | 0 | Х | 1 |
| 1 | 1 | Х | 0 |
(X = мне все равно)
Структурная схема JK Flip-Flop
Блок-схема триггера JK показывает, как его ключевые входы и внутренняя обратная связь взаимодействуют для управления выходом. Входы J и K определяют действия установки и сброса, позволяя выходу сохранять или изменять состояние в зависимости от логики ввода. Сигнал Clock (CLK) синхронизирует эти операции таким образом, что изменения происходят только при определенных переходах тактового сигнала, обеспечивая предсказуемое время в цифровых схемах.
В дополнение к этим основным входам, триггер JK может также включать асинхронные входы управления: Preset (PR) и Clear (CLR). Эти входы могут немедленно принудительно выводить сигнал на логику 1 или логику 0, независимо от состояния тактовой частоты, что делает их полезными для инициализации схем. Отличительной особенностью триггера JK является его внутренний тракт обратной связи, при котором токовый выход Q подается обратно в логическую сеть. Эта обратная связь позволяет выполнять переключение, когда J и K установлены на 1, что позволяет выходу чередоваться на каждом тактовом импульсе.
JK Flip-Flop Logic Symbol & Pin Diagram
Логический символ
Логический символ выделяет:
• Два входа: J (Set) и K (Reset)
• Один вход часов с маркером краевого триггера (символ треугольника, часто с пузырьком, если активен-низкий)
• Дополнительные асинхронные входы: PR (предустановленный) и CLR (чистый)
• Два выхода: Q и Q' (дополнительные)
Схема выводов (пример: 74LS76 JK Flip-Flop IC)
На схеме выводов показано, как триггеры JK реализованы в корпусах ИС, таких как DIP-14.
| Номер вывода | Имя пин-кода | Описание |
|---|---|---|
| 1 | CLR₁ | Асинхронный Clear (Active LOW) для Flip-Flop 1 |
| 2 | К₁ | Вход K для флип-флопа 1 |
| 3 | Дж₁ | Вход J для триггера 1 |
| 4 | КЛК₁ | Тактовый вход для Flip-Flop 1 |
| 5 | ПР₁ | Асинхронный пресет (Active LOW) для Flip-Flop 1 |
| 6 | В₁ | Выходная добротность для флип-флопа 1 |
| 7 | ГНД | Земля |
| 8 | В₂ | Выходная добротность для Flip-Flop 2 |
| 9 | ПР₂ | Асинхронный пресет (Active LOW) для Flip-Flop 2 |
| 10 | CLK₂ | Тактовый вход для Flip-Flop 2 |
| 11 | Дж₂ | Вход J для триггера 2 |
| 12 | К₂ | Вход K для триггера 2 |
| 13 | CLR₂ | Асинхронная очистка (Active LOW) для Flip-Flop 2 |
| 14 | VCC | Положительное напряжение питания |
Шлепанцы «Мастер-Ведомый» JK
Распространенной проблемой в триггерах JK является состояние гонки, которое возникает, когда оба входа имеют ВЫСОКИЙ уровень (J = K = 1), а тактовый импульс остается ВЫСОКИМ достаточно долго, чтобы выход мог переключаться несколько раз в течение одного цикла. Это приводит к нестабильному поведению.
Конфигурация Master-Slave обеспечивает только одно изменение выходного сигнала за тактовый импульс и предотвращает нежелательные колебания даже при J = K = 1. Этот метод управляет проблемой гонки, разделяя операцию на два этапа: Мастер реагирует, когда CLK = HIGH, и Ведомый обновляется, когда CLK = LOW.
Более продвинутые методы управления часами, которые также предотвращают гонку, см. Раздел 9 (Методы запуска).
Методы запуска JK Flip-Flop
Прямой триггер JK с использованием тактовых генераторов, запускаемых по уровню, может страдать от проблемы, называемой гонкой, которая возникает, когда J = K = 1, в то время как тактовый генератор остается ВЫСОКИМ достаточно долго, чтобы выход мог многократно переключаться в пределах одного тактового импульса. Это приводит к нестабильной работе.
Чтобы устранить эту проблему, используются две стратегии срабатывания:
| Тип триггера | Описание | Предотвращение гонок по кругу | Использование |
|---|---|---|---|
| Хозяин–Раб JK | Две задвижки каскадом; Ведущий активен на ВЫСОКИХ частотах, Ведомый на НИЗКИХ | Переключение лимитов до одного раза за цикл | Учебные схемы, умеренная скорость |
| JK с краевым триггером | Захватывает ввод только по краю тактовой частоты ↑ или ↓ | Полностью исключает гонки по кругу | Современные синхронные системы |
Таблица поведения фронта тактовой частоты
| Край часов | Дж | К | В(n+1) |
|---|---|---|---|
| Без края | Х | Х | Qn (Удержание) |
| ↑ или ↓ | 0 | 0 | Qn |
| ↑ или ↓ | 1 | 0 | 1 (Комплект) |
| ↑ или ↓ | 0 | 1 | 0 (Сброс) |
| ↑ или ↓ | 1 | 1 | Q̅n (Переключатель) |
Триггеры JK с краевым триггером доминируют в практичных цифровых конструкциях, поскольку они обеспечивают чистые переходы и совместимость с синхронными тактовыми архитектурами.
Временная диаграмма JK Flip-Flop
Временная диаграмма показывает, как изменяется выходной сигнал триггера JK в ответ на изменения тактового сигнала (CLK) и входных сигналов (J и K) с течением времени. Это ценный инструмент для понимания поведения триггера в синхронных цепях.
Во время каждого активного фронта тактового сигнала (обычно переднего фронта, ↑) триггер выполняет выборку входов и обновляет выходное Q в соответствии со следующими правилами:
• J = 0, K = 0 → Состояние удержания (вывод остается неизменным)
• J = 1, K = 0 → множестве (Q становится 1)
• J = 0, K = 1 → Сброс (Q становится 0)
• J = 1, K = 1 → Переключить (Q переключается на противоположное значение)
Типичная временная диаграмма JK flip-flop включает в себя:
• Форма тактового сигнала (CLK) – определяет, когда происходят обновления выходных данных
• Входные сигналы (J и K) – показывают входные состояния во времени
• Выходные сигналы (Q и Q') – четко отображают переходы состояний на основе входного и тактового сигналов
Эта диаграмма помогает визуализировать последовательность изменений состояния, что упрощает анализ проблем синхронизации, проверку синхронного поведения, а также понимание требований к настройке и времени удержания в цифровом проектировании.
JK Flip-Flop с использованием вентилей NAND
Триггер JK может быть сконструирован с использованием базовых вентилей NAND, которые показывают, как устройство функционирует внутри на уровне вентиля. Эта реализация обычно используется в обучении цифровой логике, поскольку она демонстрирует, как обратная связь и управление тактовой частотой работают для создания стабильных последовательных схем.
Внутренняя логика строится с использованием:
• Два затвора NAND с перекрестной связью, которые образуют базовую бистабильную защелку.
• Два дополнительных вентиля NAND для обработки входов J и K вместе с предыдущей обратной связью по выходу.
• Управляемые по тактовой частоте вентили NAND, которые позволяют изменять состояние только при активном тактовом сигнале, обеспечивая синхронную работу.
Функциональное поведение
• Логика обратной связи предотвращает недопустимые состояния — в отличие от защелки SR, конфигурация JK безопасно обрабатывает все комбинации ввода.
• Переключение действия для J = K = 1 — внутренняя обратная связь изменяет выходное состояние на каждом активном тактовом импульсе.
• Синхронная работа – вход тактового сигнала обеспечивает изменение выходного сигнала только в определенное время, что позволяет интегрировать его с другими последовательными логическими схемами.
Такая конструкция на уровне затвора помогает объяснить, почему шлепанцы JK считаются универсальными и надежными. Тем не менее, из-за относительно сложной структуры и задержки распространения, в практических цифровых системах обычно используются триггеры JK или интегрированные версии ИС вместо того, чтобы создавать их из дискретных вентилей.
В то время как триггер JK на уровне гейта объясняет внутреннюю логику, практические цифровые системы также должны решать проблемы синхронизации, такие как гонки. Это приводит к улучшению методов запуска, о которых пойдет речь далее.
Популярные микросхемы JK Flip-Flop
Триггеры JK доступны в виде интегральных схем (ИС) как в семействах TTL (транзисторно-транзисторная логика), так и в семействах CMOS. Эти микросхемы обычно используются в счетчиках, делителях частоты, регистрах сдвига и схемах управления памятью.
| Номер IC | Семейство Logic | Описание |
|---|---|---|
| 74LS73 | ТТЛ | Двойной триггер JK с асинхронной функцией Clear; Используется в базовых приложениях последовательной логики |
| 74LS76 | ТТЛ | Двойной триггер JK с асинхронной предустановкой и очисткой; позволяет осуществлять внешнее управление начальными состояниями |
| 74LS107 | ТТЛ | Двойной триггер JK с активным и низким режимом очистки и возможностью переключения; Идеально подходит для счетчиков «Деление на 2» |
| CD4027B | КМОП | Двойной шлепанец JK с функцией Set и Reset; Низкое энергопотребление и широкий диапазон напряжения |
Применение шлепанцев JK
Шлепанцы JK широко используются, потому что они могут функционировать как элементы памяти, переключающие устройства и синхронные счетчики. Распространенные области применения включают:
• Частотное деление и счетчики — деление тактовой частоты на 2 в тумблерном режиме
• Регистры сдвига — используются при последовательно-параллельном преобразовании данных
• Конечные автоматы (ФСМ) – логика последовательности управления в цифровых системах
• Преобразование сигналов – устранение дребезга механических переключателей
• Формирование тактового импульса — генерация сигналов прямоугольного сечения
Сравнение шлепанцев JK и шлепанцев SR, D и T
| Функция | JK Шлепанцы | Шлепанцы SR | D Шлепанцы | Т Шлепанцы |
|---|---|---|---|---|
| Входные параметры | Дж, К | С, Р | Д | Т |
| Недопустимое состояние | Нет | S=R=1 неверно | Нет | Нет |
| Режимы работы | Установка, сброс, переключение | Установка, Сброс | Передача данных | Только переключение |
| Пример использования | Счетчики, регистраторы | Простая защелка | Память, регистры сдвига | Счетчики |
| Сложность | Умеренный | Простой | Простой | Очень просто |
| Поддержка краевого триггера | Нет | Нет | Нет | Нет |
Шлепанцы JK являются самыми гибкими среди всех шлепанцев. Он может имитировать функции триггеров SR, D и T и широко используется в счетчиках и цифровых схемах управления.
Устранение неполадок и распространенные ошибки при проектировании
| Распространенная проблема | Описание | Решение |
|---|---|---|
| Ошибка синхронизации часов | Многократные переворачивания с использованием несинхронизированных часов приводят к несовпадению времени | Используйте единый глобальный источник часов** |
| Входной шум или дребезг переключателя | Шумные входы или механические переключатели вызывают ложные срабатывания | Добавление цепей устранения дребезга или RC-фильтров |
| Плавающие контакты предустановки/очистки (PR/CLR) | Неподключенные асинхронные входы приводят к непредсказуемым выходам | Привязка неиспользуемого PR/CLR к определенным логическим уровням |
| Настройка и удержание нарушений времени | Изменение J/K слишком близко к переходу часов приводит к метастабильности | Поддержание стабильных входных данных до и после края тактовой частоты |
Заключение
Триггер JK остается универсальным и надежным устройством в современных цифровых системах благодаря своей способности переключать состояния и обрабатывать синхронные и асинхронные операции. Независимо от того, реализован ли он с помощью логических вентилей или интегральных схем, он используется в счетчиках, регистрах и схемах управления. Понимание его поведения и синхронизации помогает разрабатывать стабильные и эффективные приложения последовательной логики.
Часто задаваемые вопросы [FAQ]
Почему шлепанцы JK называются "универсальными шлепанцами"?
Триггер JK называется универсальным, потому что он может выполнять функции триггеров SR, D и T, просто конфигурируя свои входы J и K. Это делает его адаптируемым для различных приложений последовательной логики.
В чем основное различие между шлепанцами JK с горизонтальным триггером и триггером по краю?
Триггер JK реагирует на весь уровень HIGH или LOW тактового импульса, в то время как триггер JK с триггером по фронту обновляет свой выход только на восходящем или нисходящем фронте, предотвращая проблемы с гонкой.
Как преобразовать шлепанец JK в шлепанец D?
Шлепанец JK может работать как триггер D, соединяя J = D и K = D'. Это заставляет вывод следовать за входом, имитируя поведение передачи данных при D-триггере.
Что вызывает метастабильность в шлепанцах JK?
Метастабильность возникает, когда входы J и K изменяются слишком близко к переходу часов, нарушая время настройки или удержания. Это может привести к непредсказуемым или колеблющимся состояниям выхода.
Можно ли использовать триггеры JK для разделения частот?
Да. Когда оба входа J и K связаны HIGH (J = K = 1), триггер JK переключает свой выход при каждом тактовом импульсе. При этом тактовая частота делится на 2, что делает его полезным в цифровых счетчиках и делителях частоты.